神经网络FPGA加速器IP

2017 DDC中国区选拔赛作品 | 深度学习

bissking   项目发起人  06-13

一个带有python接口的FPGA神经网络推断过程加速器IP,可以通过这个工具用python快速生成一套针对特定稀疏连接优化的神经网络加速器HDL设计。生成的语言为Systemverilog hdl。v1.0中实现功能包括:任意连接方式(前向/前向跨层);并行程度可设(整数倍矩阵乘法行分片);tanh激活函数。

项目详情

项目创意灵感
相对于软件设计,硬件设计要考虑更多问题。本项目针对一类算法做IP设计以简化不同参数的神经网络加速器设计过程。通过python语言生成hdl,方便了用Python做数据算法研究的研究者在FPGA算法加速方面的设计。
设计特色创新
1.基于python语言,对日常用python做算法建模的研究者更友好
2.灵活的可配置性
3.针对特定的参数自动进行结构优化
系统原理功能
在python上编写一个代表FPGA神经网络推断过程的类,增添函数以实现生成hdl的功能
完成情况概述
实现了基本功能:任意连接方式(前向/前向跨层);并行程度可设(整数倍矩阵乘法行分片);tanh激活函数。
已经做过部分测试,对于一些情况有可能存在bug。
制作周期分工
(6个星期)分工:
组长:王:总体设计,总体结构编写,调试测试
组员:曹:tanh激活函数,并行加法器
展望项目未来
列分片
片外存储
LSTM/RNN
多片串联
收获感悟分享
除HLS方案外,针对一类算法做基于python的IP设计是FPGA算法加速的思路之一
项目采用平台:

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